Реклама

Наш канал:

Таненбаум Э.- Архитектура компьютера. стр.148

Во время первой половины отрезка Т3 память помещает данные на информационные линии. На спаде отрезка Т3 центральный процессор стробирует (то есть считывает) информационные линии, сохраняя их значения во внутреннем регистре. Считав данные, центральный процессор сбрасывает сигналы MREQ и RD. В случае необходимости на следующем фронте может начаться еще один цикл памяти. Эта последовательность может повторяться бесконечно.

Далее проясняется значение восьми символов на временной диаграмме (см. рис. 3.35) — они перечислены в табл. 3.4. ТАО, например, — это временной интервал между фронтом Тх и установкой адресных линий. В соответствии с требованиями синхронизации ТАО < 4 не. Это значит, что производитель процессора гарантирует, что во время любого цикла считывания центральный процессор сможет выдать требуемый адрес в пределах И не от середины фронта

Таблица 3.4. Некоторые временные характеристики процесса считывания на синхронной шине

Условия синхронизации также требуют, чтобы данные поступали на информационные линии по крайней мере за 2 не (Т08) до спада Т3, чтобы дать данным время установиться до того, как процессор начнет их стробировать. Сочетание ограничений на ТАО и Т08 означает, что в худшем случае в распоряжении памяти будет только 25 - 4 - 2 = 19 не с момента появления адреса и до момента, когда нужно выдавать данные. Поскольку достаточно 10 не, память даже в самом худшем случае может всегда ответить за период Т3. Если памяти для считывания требуется 20 не, то необходимо ввести второй период ожидания, и тогда память ответит в течение Т4.

Требования синхронизации гарантируют, что адрес будет установлен по крайней мере за 2 не до того, как появится сигнал МЫЕ(). Это время может быть важно в том случае, если МЫЕ() инициирует выбор элемента памяти, поскольку некоторые типы памяти требуют определенного времени на установку адреса до выбора элемента памяти. Ясно, что разработчику системы не следует выбирать микросхему памяти, которой нужно 3 не на установку.

Ограничения на Тм и TRL означают, что сигналы MREQ и RD будут установлены в пределах 3 не от спада В худшем случае у микросхемы памяти после установки сигналов MREQ и RD останется всего 10 + 10 - 3 - 2 = 15 не на передачу данных по шине. Это ограничение вводится дополнительно по отношению к интервалу в 15 не и не зависит от него.